AI时代，CPU还重要吗？
过去几年，AI产业的重心在“训练”，GPU算力大行其道，CPU的角色一度被边缘化。然而，当AI从“回答问题”走向“执行任务”，推理逐渐成为常态：在本地端，核性能、AVX-512/AMX指令集与内存带宽直接决定了推理延迟；在云端，CPU则扛起了请求调度、KV Cache管理与前后处理等重任。
到了智能体（Agentic AI）时代，CPU则彻底告别了单纯的“数据搬运工”角色，重新回到了数据中心调度、编排与安全隔离的“控制面引擎”核心位置。
正是在这个转折点上，2026年AMD In Depth大会用整整两天时间，揭开了第六代EPYC处理器“Venice”的完整面纱。从Naples到Venice，六代EPYC让单路服务器SoC性能提升了20倍以上。而Venice不是简单的核心数堆叠，而是一场从微架构、封装技术到产品形态的系统性重构。台积电2nm工艺、双核心策略、1.6TB/s内存带宽、PCIe 6.0/CXL 3.1，以及四种截然不同的产品形态，全部装进了“Venice”家族。
Venice绝非EPYC的例行升级，而是一颗为Agentic AI时代量身定制的专属CPU。
设计哲学的转向：从“通用计算”到“每瓦代理数”
过去十年，服务器CPU的竞争几乎等同于“核心数战争”。但AMD首席架构师Mike Clark坦言，团队三年前规划Venice时已经意识到：单纯比拼核心数无法应对智能体浪潮。
智能体的工作负载极其分裂，它既需要高并发的轻量级沙盒来运行成千上万的代理实例，又需要极高的单核响应来处理数据库查询、网络网关和实时推理预处理。更关键的是，数据中心的电力预算正在成为硬约束，“每瓦性能”必须进化为“每瓦代理数”（Agents per Watt）。一个直观的体现是，在传统的聊天机器人时代，典型配置是1颗CPU搭配4到8颗GPU；但在智能体时代，CPU与GPU的配比正在向1:1靠拢，部分场景甚至需要更多CPU。
双核心策略：一种ISA，两种“性格”
支撑这种“每瓦代理数”理念的底座，是Venice在硬件规格上的硬核提升。此次，Venice核心EPYC处理器采用了全新的Zen 6架构与台积电先进的2nm制程，单路最高核心数从上一代Turin的192核一跃提升至256核（512线程），核心数量增幅超过33%。这意味着，Venice带来的不仅是单核性能的进步，更是计算密度的质变。
然而，面对智能体极度分裂的负载，单纯堆叠核心数量并不能解决所有问题。因为有些场景需要多核心，而有些场景需要高主频，如果是你，你该如何做？
嘿！重点来了，AMD大喊一声：我全都要。
AMD这个大胆的决定是：在同一代产品中，用两种物理设计截然不同的核心覆盖从极致密度到极致低延迟的全部场景。这就是Zen 6与Zen 6c的由来。它们共享完全相同的指令集架构（ISA），软件无需修改即可无缝迁移，但在微架构实现上走向了两个极端。
Zen 6c是“密度怪兽”：单CCD核心数从16颗翻倍到32颗，每核独享L3缓存从2MB提升至4MB，单CCD L3高达128MB。8颗CCD封装构成256核512线程旗舰配置，目标频率4.1GHz以上，专为云原生、代理沙盒这类“又多又密”的吞吐型负载准备。
Zen 6则是“高频战士”：单CCD控制在12核，最高频率可达5.3GHz，原生L3为48MB，可通过3D V-Cache额外堆叠96MB达到144MB。它瞄准的是数据库、低延迟网关等“既要核心数、更要单核响应”的场景。
最精妙之处在于指令集层面完全一致。正如Clark所说：“我们不想让软件去区分P核还是E核，只是通过物理设计，让同一个指令集在不同功率和面积约束下，跑出最适合该场景的性能。”在微架构层面，Zen 6前端Op Cache扩大到6.75K ops、每周期读出18个操作，ROB从448条猛增到640条，整数调度器采用分布式设计。这些改动是为了让CPU在面对代理式AI“大小核混跑、负载飘忽不定”的场景时，有足够深的乱序窗口挖掘指令级并行。
这样的设计，非常简单且直接，可谓言简意赅。
AI指令集“内化”与安全底座：CPU不再只是GPU的搬运工
过去，CPU在AI任务中常被视为GPU的“数据搬运工”。但在Zen 6架构中，AMD通过一系列指令集深度增强，让CPU自身具备了高效处理AI推理预处理、后处理及轻量级计算的能力。
Zen 6新增了完整的AVX-512 FP16计算支持。上一代（Zen 5）对FP16仅支持“转换（Converts Only）”，数据需先转成32位计算再转回，徒增开销；现在，FP16可直接在512位数据通路上完成计算，对AI半精度模型极其友好。同时，Zen 6将VNNI-INT8（向量神经网络指令）管线从2条扩展至4条，并引入全新的BMM（Bit Matrix Multiply）指令，专为加密、AI等领域的位矩阵操作提供加速。这些底层升级让CPU在Agent工作流中，能独立承担上下文组装、规则引擎校验等任务，不再事事唤醒GPU。
在安全方面，机密计算（SEV-SNP）的优化同样达到了“无感”级别。Zen 6引入了RMPOPT（针对非安全Guest的RMP优化）和PLZA（特权级转换时自动更改服务级别）等技术，使得SEV-SNP环境与标准虚拟机的共置部署成为可能，并大幅降低了全内存加密带来的性能损耗。这意味着企业在将不可信代码放入Agent沙盒时，无需在安全隔离与执行效率之间做妥协，为智能体的大规模落地铺平了安全底座。
打破“内存墙”与“互连墙”：256核的前提工程
当核心数冲向256个，如何喂饱它们成了最大的工程挑战。AMD高级院士兼企业副总裁、主管服务器架构的Mahesh Subramony在介绍SoC架构时，将Venice的破局点归结为三个词：带宽、拓扑、封装。
首先是内存与I/O带宽的跃升。Venice将内存通道数从12提升到16，首发支持DDR5-8000以及MRDIMM-12800，单路内存带宽因此飙升至1.6TB/s，达到上一代的2.6倍。这意味着即便是256个核心同时全速运行，内存子系统也不会成为明显瓶颈。I/O方面，单路提供96条PCIe 6.0通道（双路128条），全系兼容CXL 3.1，并为GPU、DPU、NVMe等设备留足了高速通道。
更根本的变革发生在芯片内部互连与封装。上一代通过长距离GMI链路连接CCD和IOD，而在Venice中被全新的低功耗、高带宽直接互连（D2D）取代。AMD采用了EFB（也就是Elevated Fan-out Bridge，高架扇出桥）等先进封装技术（这也是AMD主推的一种2.5D先进封装技术，用来替代/补充台积电CoWoS，专门用于芯片间的互联），将CCD和IOD的物理距离缩短至几百微米。其换来了极低的互连功耗和极高的带宽，是256核能“跑得动”的物理前提。
在SoC拓扑布局上，Venice采用了两块IOD旋转180度对称放置的设计。每个IOD管理8个内存通道和48条PCIe 6.0通道，并负责与CCD的通信。配合固件层的NPS（Nodes Per Socket）拓扑管理，整个SoC可被划分为多个“邻近域”。在NPS2模式下，单个IOD及其关联的核心和内存构成一个低延迟域，操作系统或Hypervisor可通过静态表将进程调度到同一域内，大幅降低跨IOD访问延迟。Subramony将其称为“在不改变软件的情况下，能拿到的最大免费午餐”。
四款Venice：切分智能体数据中心的“同架构分形”
AMD深知没有一种CPU能通吃所有场景，Venice凭借“同ISA、异实现”的物理设计，拆分成四个形态各异的子系列：
SP7（旗舰密度）：提供最高256核（Zen 6c）或96核（Zen 6）版本，TDP最高600W。它面向代理沙盒、大规模云原生和HPC，是追求极致“每瓦代理数”的标杆。此外，该形态还衍生出了EPYC Embedded 9006系列，将256核、PCIe 6.0及CXL 3.1能力下放到半导体ATE测试机、下一代防火墙和存储控制器等边缘嵌入式计算场景。
SP8（企业均衡）：最高提供128核，内存通道减至8个但支持2DPC（双列直插），PCIe通道反增至128条。它牺牲部分核心密度，换取了更灵活的I/O扩展和更低的入门成本，非常适合传统企业虚拟化、数据库等“重I/O、轻密度”场景。
Venice-X（缓存巨兽）：通过3D V-Cache堆叠技术，将单CCD的L3缓存推至144MB，整颗SoC的L3缓存高达1152MB（超过1GB）。它专为HPC及AI推理预处理等极度依赖缓存降低内存延迟的负载而生。
Verano（低功耗先锋）：首次引入4个LPDDR5X内存控制器芯片（MCD），提供24通道、768位内存带宽。它将最高功耗控制在500W级别，精准瞄准边缘AI工厂、智能网卡头节点等对能效极其敏感的场景。
企业级市场的真实逻辑：卖的不是CPU，是“现代化路径”
技术参数之外，Venice在企业级市场的战略同样清晰。北美数据中心空置率已逼近1%，电力与机柜资源极度紧张。Venice给出的答案是“压缩+喂饱”：相比现网老旧至强平台，第六代EPYC可将服务器数量最高减少86%，五年TCO改善37%。同时，底层软件生态已全面就位，Nutanix打通本地与GCP云端，Red Hat将EPYC与Instinct GPU放入AI栈，VMware VCF 9.1全面支持新平台。客户无需重构系统即可升级，这是一次低风险的现代化路径。
存储与数据库是AI时代最先被打破的瓶颈。Venice依托双路192条PCIe Gen 6通道，存储与数据库吞吐达到竞品x86方案的3.3倍。VAST、DDN、Weka、MinIO等软件定义存储厂商已全面迁移。在数据处理层，Databricks与AMD深度联合调优，释放数据洞察力。
垂直行业落地数据也非常硬核。金融领域，从Turin到Venice，量化风险与欺诈检测类聚合吞吐提升约80%，每瓦任务数提升50%；96核5.3GHz的高频核心让按核计费的软件授权场景直接降本。
制造与HPC领域，Ansys Fluent代际加速近60%；芯片设计场景中，借助全新的AMD MEXT软件（通过AI引擎将冷数据透明转移至闪存），仅用256GB物理内存即可跑原需512GB的任务，性能保留95%，每美元性能提升1.9倍。电信侧，Venice实现了同等功耗下3倍的流量吞吐；医疗领域，Epic Systems（美国最大的医院电子病历供应商，不是咱们玩游戏的那个平台哟）等巨头正将敏感的电子病历负载留在本地EPYC平台上。
机架与软件：智能体基础设施的最后一公里
CPU解决了计算核心问题，机架则是将这些核心高效组织起来的物理载体。此次AMD推出了Helion智能体机架家族，包含纯CPU液冷机架、纯CPU风冷机架、CPU与GPU混合风冷机架，以及面向前沿模型训练的旗舰液冷机架。平台层面引入“统一功耗调度”技术，允许在整机功耗限制下动态分配电力给CPU和内存，同等能耗下进一步提升智能体部署密度。
软件生态是另一条主线。ROCm Agentic Toolkit将复杂智能体流水线分解为控制平面和安全执行后端：控制平面负责会话管理、策略实施、资源放置；安全执行后端通过轻量级进程级沙箱确保每个工具调用在隔离环境中运行。模型路由器则根据语义和策略把请求智能分发到本地或云端模型，兼顾成本与合规。这套工具包与AMD传统GPU软件栈、通用CPU软件生态结合，构成了端到端的智能体基础设施方案。
CPU的文艺复兴，才刚刚开始
此次AMD In Depth大会的内容极其丰富，笔者也是从中了解到了众多先进技术与案例，如：基于Venice的HPC助力预测台风，构建EDA仿真集群并自动化验证执行结果等等，受限于篇幅，在这里就不一一展开了。
从Naples到Venice，AMD用六代时间完成了从“挑战者”到“定义者”的蜕变。Venice的发布表面上是一场核心数、频率、带宽的军备竞赛，本质上却是一次计算哲学的转向，当AI从集中式训练走向分布式推理和智能体执行，CPU不再甘当配角，而是凭借更灵活的微架构、更宽的I/O、更强的安全特性，重新站到数据中心舞台中央。
但更值得关注的信号来自企业级市场：客户从来不是“买一颗CPU”，而是“买一个能解决业务问题的方案”。Venice真正的竞争力不在于单核跑分，而在于无论客户要云上还是本地、要存储还是推理、要密度还是低延迟，都能找到一套已验证的方案。芯片只是入口，行业解决方案才是真正的战场。
智能体的浪潮已然奔涌而至，计算架构的重构才刚刚起步。在这个全新的时代，属于CPU的文艺复兴，也才刚刚开始。
