FPGA实现CameraLink视频发送+接收回环，基于Xilinx OSERDES2+ISERDES2原语，提供4套工程源码和技术支持

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1、前言

FPGA实现CameraLink视频编解码现状：

FPGA实现CameraLink视频编解码目前有两种方案：
一是使用专用编芯片解码，比如典型的DS90CR287，优点是简单快捷，缺点是需要额外的芯片，导致PCB布线难度加大，系统成本上升；另一种方案是使用FPGA逻辑资源实现编解码，其中7系列FPGA使用ISERDES2原语实现解串，UltraScale系列FPGA使用ISERDES3原语实现解串，优点是充分利用了FPGA资源，系统设计简单，成本更低，缺点是实现难度大，对FPGA工程师水平要求较高；本设计使用7系列FPGA的ISERDES2原语实现CameraLink视频编解码；

工程概述

本文详细描述了FPGA实现CameraLink视频编解码的设计方案，实现CameraLink视频接收+发送回环，即一个工程同时实现CameraLink视频编码发送+解码接收；

CameraLink视频编码发送流程

首先FPGA内部生成一个纯verilog代码实现的、1280x720@60Hz分辨率的的动态彩条视频，视频接口为RGB888的Native流；然后动态彩条视频送入CameraLink视频编码发送模块，实现RGB视频的CameraLink视频编码和并串转换以及单端转差分处理，然后输出4路差分数据对+1路随路差分时钟对，差分信号可通过FPGA开发板板载CameraLink Base接口输出，如果你的FPGA开发板没有Base接口输出，也只通过板载IO引脚输出测试；

CameraLink视频解码接收流程

如果你的FPGA开发板板载了CameraLink Base接口，则可通过CameraLink 线缆做收发回环，如果你的FPGA开发板没有CameraLink Base接口，则可在CameraLink视频编码发送端将差分信号约束至板载IO引脚输出，然后用杜邦线或者跳线帽连接实现收发回环；接收的4路差分数据对+1路随路差分时钟对信号直接送入CameraLink视频解码接收模块，实现差分转单端和CameraLink视频解码处理，然后输出RGB888的Native视频流；为了验证CameraLink视频发送+接收回环的正确性，将解码的RGB888的Native视频流送入RGB转HDMI视频模块实现RGB转HDMI；最后将HDMI视频送显示器显示即可；

针对市场主流需求，本博客提供4套工程源码，具体如下：
在这里插入图片描述
现对上述4套工程源码做如下解释，方便读者理解：

工程源码1

开发板FPGA型号为Xilinx--Artix7-35T--xc7a35tfgg484-2；
CameraLink视频编码发送流程如下：
首先FPGA内部生成一个纯verilog代码实现的、1280x720@60Hz分辨率的的动态彩条视频，视频接口为RGB888的Native流；然后动态彩条视频送入CameraLink视频编码发送模块，实现RGB视频的CameraLink视频编码和并串转换以及单端转差分处理，然后输出4路差分数据对+1路随路差分时钟对，差分信号可通过FPGA开发板板载CameraLink Base接口输出，如果你的FPGA开发板没有Base接口输出，也只通过板载IO引脚输出测试，本设计采用板载IO引脚输出；
CameraLink视频解码接收如下：
如果你的FPGA开发板板载了CameraLink Base接口，则可通过CameraLink 线缆做收发回环，如果你的FPGA开发板没有CameraLink Base接口，则可在CameraLink视频编码发送端将差分信号约束至板载IO引脚输出，然后用杜邦线或者跳线帽连接实现收发回环，本设计使用后者；接收的4路差分数据对+1路随路差分时钟对信号直接送入CameraLink视频解码接收模块，实现差分转单端和CameraLink视频解码处理，然后输出RGB888的Native视频流；为了验证CameraLink视频发送+接收回环的正确性，将解码的RGB888的Native视频流送入RGB转HDMI视频模块实现RGB转HDMI；最后将HDMI视频送显示器显示即可；

工程源码2

开发板FPGA型号为Xilinx--Artix7-100T--xc7a100tfgg484-2；
CameraLink视频编码发送流程如下：
首先FPGA内部生成一个纯verilog代码实现的、1280x720@60Hz分辨率的的动态彩条视频，视频接口为RGB888的Native流；然后动态彩条视频送入CameraLink视频编码发送模块，实现RGB视频的CameraLink视频编码和并串转换以及单端转差分处理，然后输出4路差分数据对+1路随路差分时钟对，差分信号可通过FPGA开发板板载CameraLink Base接口输出，如果你的FPGA开发板没有Base接口输出，也只通过板载IO引脚输出测试，本设计采用板载IO引脚输出；
CameraLink视频解码接收如下：
如果你的FPGA开发板板载了CameraLink Base接口，则可通过CameraLink 线缆做收发回环，如果你的FPGA开发板没有CameraLink Base接口，则可在CameraLink视频编码发送端将差分信号约束至板载IO引脚输出，然后用杜邦线或者跳线帽连接实现收发回环，本设计使用后者；接收的4路差分数据对+1路随路差分时钟对信号直接送入CameraLink视频解码接收模块，实现差分转单端和CameraLink视频解码处理，然后输出RGB888的Native视频流；为了验证CameraLink视频发送+接收回环的正确性，将解码的RGB888的Native视频流送入RGB转HDMI视频模块实现RGB转HDMI；最后将HDMI视频送显示器显示即可；

工程源码3

开发板FPGA型号为Xilinx-->Kintex7--325T--xc7k325tffg676-2；
CameraLink视频编码发送流程如下：
首先FPGA内部生成一个纯verilog代码实现的、1280x720@60Hz分辨率的的动态彩条视频，视频接口为RGB888的Native流；然后动态彩条视频送入CameraLink视频编码发送模块，实现RGB视频的CameraLink视频编码和并串转换以及单端转差分处理，然后输出4路差分数据对+1路随路差分时钟对，差分信号可通过FPGA开发板板载CameraLink Base接口输出，如果你的FPGA开发板没有Base接口输出，也只通过板载IO引脚输出测试，本设计采用板载IO引脚输出；
CameraLink视频解码接收如下：
如果你的FPGA开发板板载了CameraLink Base接口，则可通过CameraLink 线缆做收发回环，如果你的FPGA开发板没有CameraLink Base接口，则可在CameraLink视频编码发送端将差分信号约束至板载IO引脚输出，然后用杜邦线或者跳线帽连接实现收发回环，本设计使用后者；接收的4路差分数据对+1路随路差分时钟对信号直接送入CameraLink视频解码接收模块，实现差分转单端和CameraLink视频解码处理，然后输出RGB888的Native视频流；为了验证CameraLink视频发送+接收回环的正确性，将解码的RGB888的Native视频流送入RGB转HDMI视频模块实现RGB转HDMI；最后将HDMI视频送显示器显示即可；

工程源码4

开发板FPGA型号为Xilinx-->Zynq100--xc7z100ffg900-2；
CameraLink视频编码发送流程如下：
首先FPGA内部生成一个纯verilog代码实现的、1280x720@60Hz分辨率的的动态彩条视频，视频接口为RGB888的Native流；然后动态彩条视频送入CameraLink视频编码发送模块，实现RGB视频的CameraLink视频编码和并串转换以及单端转差分处理，然后输出4路差分数据对+1路随路差分时钟对，差分信号可通过FPGA开发板板载CameraLink Base接口输出，如果你的FPGA开发板没有Base接口输出，也只通过板载IO引脚输出测试，本设计采用板载IO引脚输出；
CameraLink视频解码接收如下：
如果你的FPGA开发板板载了CameraLink Base接口，则可通过CameraLink 线缆做收发回环，如果你的FPGA开发板没有CameraLink Base接口，则可在CameraLink视频编码发送端将差分信号约束至板载IO引脚输出，然后用杜邦线或者跳线帽连接实现收发回环，本设计使用后者；接收的4路差分数据对+1路随路差分时钟对信号直接送入CameraLink视频解码接收模块，实现差分转单端和CameraLink视频解码处理，然后输出RGB888的Native视频流；为了验证CameraLink视频发送+接收回环的正确性，将解码的RGB888的Native视频流送入RGB转HDMI视频模块实现RGB转HDMI；最后将HDMI视频送显示器显示即可；

本文详细描述了FPGA纯verilog实现CameraLink视频接收和发送的实现设计方案，工程代码可综合编译上板调试，可直接项目移植，适用于在校学生、研究生项目开发，也适用于在职工程师做项目开发，可应用于医疗、军工等行业的高速接口领域；
提供完整的、跑通的工程源码和技术支持；
工程源码和技术支持的获取方式放在了文章末尾，请耐心看到最后；

免责声明

本工程及其源码即有自己写的一部分，也有网络公开渠道获取的一部分(包括CSDN、Xilinx官网、Altera官网等等)，若大佬们觉得有所冒犯，请私信批评教育；基于此，本工程及其源码仅限于读者或粉丝个人学习和研究，禁止用于商业用途，若由于读者或粉丝自身原因用于商业用途所导致的法律问题，与本博客及博主无关，请谨慎使用。。。

2、CameraLink协议基础

关于这部分，网上有很多博主解释过，我找了几篇推荐兄弟们去学习理论知识：
第一篇链接：点击直接前往
第二篇链接，这是我之前写的：点击直接前往

3、相关方案推荐

我已有的所有工程源码总目录----方便你快速找到自己喜欢的项目

其实一直有朋友反馈，说我的博客文章太多了，乱花渐欲迷人，自己看得一头雾水，不方便快速定位找到自己想要的项目，所以本博文置顶，列出我目前已有的所有项目，并给出总目录，每个项目的文章链接，当然，本博文实时更新。。。以下是博客地址：
点击直接前往

FPGA实现CameraLink视频编解码方案

我的CameraLink视频专栏有很多FPGA的CaeraLink视频编解码方案，既有CaeraLink接收，也有CaeraLink发送，既有CaeraLink普通输出显示，也有CaeraLink视频拼接输出等等，专栏链接如下：欢迎前往查看：
点击直接前往

4、工程详细设计方案

工程设计原理框图

工程设计原理框图如下：
在这里插入图片描述

FPGA动态彩条

FPGA动态彩条由纯verilog代码实现，可完美模拟视频源，有别于网上的静态彩条，FPGA动态彩条完全是运动的，对于验证而言更有说服力，FPGA动态彩条支持多种分辨率，背景、边框、颜色、运动方块大小等均可通过参数配置，FPGA动态彩条代码架构如此下：
在这里插入图片描述
FPGA动态彩条顶层接口如下：

CameraLink视频编码发送模块

LVDS视频编码发送模块实现RGB视频的CameraLink视频编码和并串转换以及单端转差分处理，然后输出4路差分数据对+1路随路差分时钟对；本设计参考了Xilinx官方DEMO，基于OSERDES2原语实现，模块设计框图如下：
在这里插入图片描述
LVDS视频编码发送模块输出4路差分数据对+1路随路差分时钟对；利用Xilinx官方OSERDES原语实现串并转换；模块总体代码架构如下：

OSERDES2原语用于并串转换，将输入并行数据转换为串行数据，此外，随路时钟也需要通过MMCM输出同步处理；整个LVDS视频编码发送模块严格按照设计框图实现，解码模块顶层接口如下：
在这里插入图片描述
这N、D两个参数可自由配置，以适应CameraLink相机的不同模式；具体配置如下：

本设计配置为Base模式；

CameraLink视频回环方案

本设计提供2种CameraLink视频回环方案
如果你的FPGA开发板有2路CameraLink Base接口，可用SDR接口的CameraLink线缆直接连接做回环，如下：
在这里插入图片描述
如果你的FPGA开发板没有2路CameraLink Base接口，也只通过板载IO引脚输出测试，通过杜邦线或者跳线帽实现回环，如下：

CameraLink视频解码接收模块

接收的4路差分数据对+1路随路差分时钟对信号直接送入CameraLink视频解码接收模块，实现差分转单端和CameraLink视频解码处理，然后输出RGB888的Native视频流；本设计参考了Xilinx官方设计，基于ISERDES2原语实现的CameraLink解码模块对输入的CameraLink视频进行解码；LVDS视频解码模块设计框图如下：
在这里插入图片描述
CameraLink视频解码接收模块输入为1对随路差分时钟对+4对LVDS差分数据对；利用Xilinx官方IDELAY和ISERDES原语实现串并转换；模块总体代码架构如下：

IDELAY原语用于接收延时，保证接收端视频的稳定性；ISERDES2原语用于串并转换，将输入串行差分数据转换为并行数据；此外，LVDS解串视频还需要做对齐处理，随路时钟也需要通过MMCM输出同步处理；整个CameraLink视频解码接收模块严格按照设计框图实现，解码模块顶层接口如下：
在这里插入图片描述
上述N、X两个参数可自由配置，以适应CameraLink相机的不同模式；具体配置如下：

本设计配置为Base模式；

HDMI视频输出

为了验证CameraLink视频发送+接收回环的正确性，将解码的RGB888的Native视频流送入RGB转HDMI视频模块实现RGB转HDMI；最后将HDMI视频送显示器显示即可；RGB转HDMI模块代码例化如下：
在这里插入图片描述

工程源码架构

提供4套工程源码，以工程源码1为例，综合后的工程源码架构如下：
在这里插入图片描述

5、Vivado工程详解1详解：Artix7-35T版本

开发板FPGA型号：Xilinx--Artix7--xc7a35tfgg484-2；
FPGA开发环境：Vivado2019.1；
测试视频输入：FPGA动态彩条，分辨率1280x720@60Hz；
测试视频输出：HDMI，RTL逻辑编码，分辨率为1280x720@60Hz；
CameraLink视频编码发送方案：RTL纯逻辑方案，基于Xilinx OSERDES2原语；
CameraLink视频编码发送输出：4对差分数据+1对随路时钟；
CameraLink视频回环方案：IO测试口杜邦线回环；
CameraLink视频解码接收方案：RTL纯逻辑方案，基于Xilinx ISERDES2原语；
工程作用：让读者掌握FPGA实现CameraLink视频编解码的设计能力，以便能够移植和设计自己的项目；
工程代码架构请参考第4章节的《工程源码架构》小节内容；
工程的资源消耗和功耗如下：
在这里插入图片描述

6、Vivado工程详解2详解：Artix7-100T版本

开发板FPGA型号：Xilinx--Artix7--xc7a100tfgg484-2；
FPGA开发环境：Vivado2019.1；
测试视频输入：FPGA动态彩条，分辨率1280x720@60Hz；
测试视频输出：HDMI，RTL逻辑编码，分辨率为1280x720@60Hz；
CameraLink视频编码发送方案：RTL纯逻辑方案，基于Xilinx OSERDES2原语；
CameraLink视频编码发送输出：4对差分数据+1对随路时钟；
CameraLink视频回环方案：IO测试口杜邦线回环；
CameraLink视频解码接收方案：RTL纯逻辑方案，基于Xilinx ISERDES2原语；
工程作用：让读者掌握FPGA实现CameraLink视频编解码的设计能力，以便能够移植和设计自己的项目；
工程代码架构请参考第4章节的《工程源码架构》小节内容；
工程的资源消耗和功耗如下：
在这里插入图片描述

7、Vivado工程详解3详解：Kintex7-325T版本

开发板FPGA型号：Xilinx-->Kintex7--325T--xc7k325tffg676-2；
FPGA开发环境：Vivado2019.1；
测试视频输入：FPGA动态彩条，分辨率1280x720@60Hz；
测试视频输出：HDMI，RTL逻辑编码，分辨率为1280x720@60Hz；
CameraLink视频编码发送方案：RTL纯逻辑方案，基于Xilinx OSERDES2原语；
CameraLink视频编码发送输出：4对差分数据+1对随路时钟；
CameraLink视频回环方案：IO测试口杜邦线回环；
CameraLink视频解码接收方案：RTL纯逻辑方案，基于Xilinx ISERDES2原语；
工程作用：让读者掌握FPGA实现CameraLink视频编解码的设计能力，以便能够移植和设计自己的项目；
工程代码架构请参考第4章节的《工程源码架构》小节内容；
工程的资源消耗和功耗如下：
在这里插入图片描述

8、Vivado工程详解4详解：Zynq7100版本

开发板FPGA型号：Xilinx-->Zynq7100--xc7z100ffg900-2；
FPGA开发环境：Vivado2019.1；
测试视频输入：FPGA动态彩条，分辨率1280x720@60Hz；
测试视频输出：HDMI，RTL逻辑编码，分辨率为1280x720@60Hz；
CameraLink视频编码发送方案：RTL纯逻辑方案，基于Xilinx OSERDES2原语；
CameraLink视频编码发送输出：4对差分数据+1对随路时钟；
CameraLink视频回环方案：IO测试口杜邦线回环；
CameraLink视频解码接收方案：RTL纯逻辑方案，基于Xilinx ISERDES2原语；
工程作用：让读者掌握FPGA实现CameraLink视频编解码的设计能力，以便能够移植和设计自己的项目；
工程代码架构请参考第4章节的《工程源码架构》小节内容；
工程的资源消耗和功耗如下：
在这里插入图片描述

9、工程移植说明

vivado版本不一致处理

1：如果你的vivado版本与本工程vivado版本一致，则直接打开工程；
2：如果你的vivado版本低于本工程vivado版本，则需要打开工程后，点击文件-->另存为；但此方法并不保险，最保险的方法是将你的vivado版本升级到本工程vivado的版本或者更高版本；
在这里插入图片描述
3：如果你的vivado版本高于本工程vivado版本，解决如下：

打开工程后会发现IP都被锁住了，如下：

此时需要升级IP，操作如下：

FPGA型号不一致处理

如果你的FPGA型号与我的不一致，则需要更改FPGA型号，操作如下：
在这里插入图片描述

更改FPGA型号后还需要升级IP，升级IP的方法前面已经讲述了；

其他注意事项

1：由于每个板子的DDR不一定完全一样，所以MIG IP需要根据你自己的原理图进行配置，甚至可以直接删掉我这里原工程的MIG并重新添加IP，重新配置；
2：根据你自己的原理图修改引脚约束，在xdc文件中修改即可；
3：纯FPGA移植到Zynq需要在工程中添加zynq软核；

10、上板调试验证

准备工作

需要准备的器材如下：
FPGA开发板，没有的可以找本博主提供；
CameraLink转接板，可以找本博主提供，没有的可用IO测试口回环；
HDMI显示器和HDMI线缆，这个很常见，自备即可；

回环接连方案

FPGA实现CameraLink视频发送+接收回环效果演示

FPGA实现CameraLink视频发送+接收回环效果演示如下：

[video(video-ZQSNDcOY-1757921888159)(type-csdn)(url-https://live.csdn.net/v/embed...)(image-https://i-blog.csdnimg.cn/img...)(title-FPGA实现CameraLink视频发送+接收回环)]

11、福利：工程代码的获取

福利：工程代码的获取
代码太大，无法邮箱发送，以百度网盘链接方式发送，
通过微信获取资料：微信号 hllsq22
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网盘资料如下：
在这里插入图片描述
此外，有很多朋友给本博主提了很多意见和建议，希望能丰富服务内容和选项，因为不同朋友的需求不一样，所以本博主还提供以下服务：