Artix7系列FPGA实现SDI视频编解码+图像缩放，基于GTP高速收发器，提供4套工程源码和技术支持

[video(video-ss4LZjYq-1766027619577)(type-csdn)(url-https://live.csdn.net/v/embed...)(image-https://i-blog.csdnimg.cn/img...)(title-FPGA-SDI-缩放)]

1、前言

创作背景

目前FPGA实现SDI视频编解码有两种方案：
1是使用专用编解码芯片，比如典型的接收器GS2971，发送器GS2972，优点是简单，比如GS2971接收器直接将SDI解码为并行的YCrCb422，GS2972发送器直接将并行的YCrCb422编码为SDI视频，缺点是成本较高，可以百度一下GS2971和GS2972的价格；
2是使用FPGA逻辑资源部实现SDI编解码，利用Xilinx系列FPGA的GTP/GTX/GTH/GTY等高速收发器资源实现解串，利用Xilinx系列FPGA的SMPTE SDI资源实现SDI编解码，优点是合理利用了FPGA资源，高速收发器资源不用白不用，缺点是设计难度大，对FPGA开发者的技术水平要求较高。有意思的是，这两种方案在本博这里都有对应的解决方案，包括硬件的FPGA开发板、工程源码等等。
本设计使用Xilinx Artix7系列FPGA的GTP高速收发器+SMPTE SD/HD/3G SDI IP核架构实现SDI视频编解码，具有低成本优势。

工程概述

本设计使用Xilinx Artix7系列FPGA的GTP高速收发器+SMPTE SD/HD/3G SDI IP核架构实现SDI视频编解码；

输入源为一个3G-SDI相机或者HDMI转3G-SDI盒子，也可以使用HD-SDI或者SD-SDI相机，因为本设计是三种SDI视频自适应的；同轴的SDI视频通过同轴线连接到FPGA开发板的BNC座子，然后同轴视频经过板载的Gv8601a芯片实现单端转差分和均衡EQ的功能；然后差分SDI视频信号进入FPGA内部的GTP高速收发器，实现SDI视频物理层数据串并转换并输出并行数据；解串后的并行视频再送入Xilinx系列FPGA特有的SMPTE SD/HD/3G SDI IP核，实现实现SDI视频协议层解码，并输出BT1120格式视频数据；至此，SDI视频解码操作已经完成，可以进行常规的图像处理操作了；

本设计的目的是缩放后输出解码的SDI视频，针对目前市面上的主流项目需求，本博设计了两种输出方式，一种是HDMI输出，另一种是3G-SDI输出，这两种方式都需要对解码BT1120视频进行转RGB和图像缓存操作；本设计使用BT1120转RGB模块实现视频格式转换；然后使用纯verilog实现的、支持任意比例缩放的图像缩放模块实现对输入视频的图像缩放操作；然后使用纯verilog代码实现的FDMA图像缓存架构实现图像3帧缓存，缓存介质为板载的DDR3；图像从DDR3读出后，进入HDMI发送模块输出HDMI显示器，这是HDMI输出方式；或者经过RGB转BT1120模块实现视频格式转换，然后视频进入Xilinx官方SMPTE SD/HD/3G SDI IP核，实现SDI视频协议层编码；再经过FPGA内部的GTP高速收发器，实现SDI视频物理层数据并串转换，并输出差分低压高速信号；然后信号再进入板载的Gv8500芯片实现差分转单端和驱动增强的功能，SDI视频通过FPGA开发板的BNC座子输出，通过同轴线连接到SDI转HDMI盒子连接到HDMI显示器，这是SDI输出方式；针对市场主流需求，本博客提供6套工程源码，具体如下：

现对上述4套工程源码做如下解释，方便读者理解：

工程源码1

开发板FPGA型号为Xilinx-->Xilinx-Artix7-35T--xc7a35tfgg484-2；
输入源为一个3G-SDI相机或者HDMI转3G-SDI盒子，输入分辨率为1920x1080@60Hz，也可以使用HD-SDI或者SD-SDI相机，因为本设计是三种SDI视频自适应的；同轴的SDI视频通过同轴线连接到FPGA开发板的BNC座子，然后同轴视频经过板载的Gv8601a芯片实现单端转差分和均衡EQ的功能；然后差分SDI视频信号进入FPGA内部的GTP高速收发器，实现SDI视频物理层数据串并转换并输出并行数据；解串后的并行视频再送入Xilinx系列FPGA特有的SMPTE SD/HD/3G SDI IP核，实现实现SDI视频协议层解码，并输出BT1120格式视频数据；然后图像送入纯verilog代码实现的BT1120转RGB模块实现视频格式转换；然后RGB视频送入纯verilog代码实现的、支持任意比例缩放的图像缩放模块实现图像缩放操作，本设计将输入原视频从1920x1080缩放为1280x720，你也可以缩放为其他分辨率；缩放后的视频送入纯verilog代码实现的FDMA图像缓存架构实现图像3帧缓存，缓存介质为板载DDR3；然后在Native视频时序控制下，用FDMA图像缓存架构将缓存视频从DDR3中读出，并送入纯verilog代码实现的RGB转HDMI模块，将RGB888视频转换为HDMI视频，输出分辨率为1280x720@60Hz；最后通过HDMI显示器显示图像；
该工程需要做图像3帧缓存处理，适用于Xilinx的Artix7低端系列FPGA实现SDI缩放转HDMI的低成本应用场景；

工程源码2

开发板FPGA型号为Xilinx-->Xilinx-Artix7-35T--xc7a35tfgg484-2；
输入源为一个3G-SDI相机或者HDMI转3G-SDI盒子，输入分辨率为1920x1080@60Hz，也可以使用HD-SDI或者SD-SDI相机，因为本设计是三种SDI视频自适应的；同轴的SDI视频通过同轴线连接到FPGA开发板的BNC座子，然后同轴视频经过板载的Gv8601a芯片实现单端转差分和均衡EQ的功能；然后差分SDI视频信号进入FPGA内部的GTP高速收发器，实现SDI视频物理层数据串并转换，本博称之为解串；解串后的并行视频再送入Xilinx系列FPGA特有的SMPTE SD/HD/3G SDI IP核，实现实现SDI视频协议层解码，并输出BT1120格式视频数据；然后图像送入纯verilog代码实现的BT1120转RGB模块实现视频格式转换；然后RGB视频送入纯verilog代码实现的、支持任意比例缩放的图像缩放模块实现图像缩放操作，本设计将输入原视频从1920x1080缩放为1280x720，这是HD-SDI的分辨率标准，你也可以缩放为其他分辨率；缩放后的视频送入纯verilog代码实现的FDMA图像缓存架构实现图像3帧缓存，缓存介质为板载DDR3；然后在Native视频时序控制下，用FDMA图像缓存架构将缓存视频从DDR3中读出，并送入纯verilog代码实现的RGB转BT1120模块实现视频格式转换；BT1120视频再送入Xilinx官方SMPTE SD/HD/3G SDI IP核，实现HD-SDI视频协议层编码；再经过FPGA内部的GTP高速收发器，实现HD-SDI视频物理层数据并串转换，并输出差分低压高速信号，输出分辨率为1280x720@60Hz；然后信号再进入板载的Gv8500芯片实现差分转单端和驱动增强的功能，SDI视频通过FPGA开发板的BNC座子输出，通过同轴线连接到SDI转HDMI盒子连接到HDMI显示器，
该工程需要做图像3帧缓存处理，适用于Xilinx的Artix7低端系列FPGA实现SDI缩放转SDI的低成本应用场景；

工程源码3

开发板FPGA型号为Xilinx-->Xilinx-Artix7-100T--xc7a100tfgg484-2；
输入源为一个3G-SDI相机或者HDMI转3G-SDI盒子，输入分辨率为1920x1080@60Hz，也可以使用HD-SDI或者SD-SDI相机，因为本设计是三种SDI视频自适应的；同轴的SDI视频通过同轴线连接到FPGA开发板的BNC座子，然后同轴视频经过板载的Gv8601a芯片实现单端转差分和均衡EQ的功能；然后差分SDI视频信号进入FPGA内部的GTP高速收发器，实现SDI视频物理层数据串并转换并输出并行数据；解串后的并行视频再送入Xilinx系列FPGA特有的SMPTE SD/HD/3G SDI IP核，实现实现SDI视频协议层解码，并输出BT1120格式视频数据；然后图像送入纯verilog代码实现的BT1120转RGB模块实现视频格式转换；然后RGB视频送入纯verilog代码实现的、支持任意比例缩放的图像缩放模块实现图像缩放操作，本设计将输入原视频从1920x1080缩放为1280x720，你也可以缩放为其他分辨率；缩放后的视频送入纯verilog代码实现的FDMA图像缓存架构实现图像3帧缓存，缓存介质为板载DDR3；然后在Native视频时序控制下，用FDMA图像缓存架构将缓存视频从DDR3中读出，并送入纯verilog代码实现的RGB转HDMI模块，将RGB888视频转换为HDMI视频，输出分辨率为1280x720@60Hz；最后通过HDMI显示器显示图像；
该工程需要做图像3帧缓存处理，适用于Xilinx的Artix7低端系列FPGA实现SDI缩放转HDMI的低成本应用场景；

工程源码4

开发板FPGA型号为Xilinx-->Xilinx-Artix7-100T--xc7a100tfgg484-2
输入源为一个3G-SDI相机或者HDMI转3G-SDI盒子，输入分辨率为1920x1080@60Hz，也可以使用HD-SDI或者SD-SDI相机，因为本设计是三种SDI视频自适应的；同轴的SDI视频通过同轴线连接到FPGA开发板的BNC座子，然后同轴视频经过板载的Gv8601a芯片实现单端转差分和均衡EQ的功能；然后差分SDI视频信号进入FPGA内部的GTP高速收发器，实现SDI视频物理层数据串并转换，本博称之为解串；解串后的并行视频再送入Xilinx系列FPGA特有的SMPTE SD/HD/3G SDI IP核，实现实现SDI视频协议层解码，并输出BT1120格式视频数据；然后图像送入纯verilog代码实现的BT1120转RGB模块实现视频格式转换；然后RGB视频送入纯verilog代码实现的、支持任意比例缩放的图像缩放模块实现图像缩放操作，本设计将输入原视频从1920x1080缩放为1280x720，这是HD-SDI的分辨率标准，你也可以缩放为其他分辨率；缩放后的视频送入纯verilog代码实现的FDMA图像缓存架构实现图像3帧缓存，缓存介质为板载DDR3；然后在Native视频时序控制下，用FDMA图像缓存架构将缓存视频从DDR3中读出，并送入纯verilog代码实现的RGB转BT1120模块实现视频格式转换；BT1120视频再送入Xilinx官方SMPTE SD/HD/3G SDI IP核，实现HD-SDI视频协议层编码；再经过FPGA内部的GTP高速收发器，实现HD-SDI视频物理层数据并串转换，并输出差分低压高速信号，输出分辨率为1280x720@60Hz；然后信号再进入板载的Gv8500芯片实现差分转单端和驱动增强的功能，SDI视频通过FPGA开发板的BNC座子输出，通过同轴线连接到SDI转HDMI盒子连接到HDMI显示器，
该工程需要做图像3帧缓存处理，适用于Xilinx的Artix7低端系列FPGA实现SDI缩放转SDI的低成本应用场景；

本博客详细描述了Artix7系列FPGA实现SDI视频编解码+图像缩放的设计方案，工程代码可综合编译上板调试，可直接项目移植，适用于在校学生、研究生项目开发，也适用于在职工程师做学习提升，可应用于医疗、军工等行业的高速接口或图像处理领域；
提供完整的、跑通的工程源码和技术支持；
工程源码和技术支持的获取方式放在了文章末尾，请耐心看到最后；

免责声明

本工程及其源码即有自己写的一部分，也有网络公开渠道获取的一部分(包括CSDN、Xilinx官网、Altera官网等等)，若大佬们觉得有所冒犯，请私信批评教育；基于此，本工程及其源码仅限于读者或粉丝个人学习和研究，禁止用于商业用途，若由于读者或粉丝自身原因用于商业用途所导致的法律问题，与本博客及博主无关，请谨慎使用。。。

2、相关方案推荐

我已有的所有工程源码总目录----方便你快速找到自己喜欢的项目

其实一直有朋友反馈，说我的博客文章太多了，乱花渐欲迷人，自己看得一头雾水，不方便快速定位找到自己想要的项目，所以本博文置顶，列出我目前已有的所有项目，并给出总目录，每个项目的文章链接，当然，本博文实时更新。。。以下是博客地址：
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本博已有的 SDI 编解码方案

我的博客主页开设有SDI视频专栏，里面全是FPGA编解码SDI的工程源码及博客介绍；既有基于GS2971/GS2972的SDI编解码，也有基于GTP/GTX资源的SDI编解码；既有HD-SDI、3G-SDI，也有6G-SDI、12G-SDI等；专栏地址链接如下：
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本方案在Xilinx--Kintex系列FPGA上的应用

本方案在Xilinx--Kintex系列FPGA上的也有应用，之前专门写过一篇博客，博客地址链接如下：
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本方案在Xilinx--Zynq7000系列FPGA上的应用

本方案在Xilinx--Zynq7000系列FPGA上的也有应用，之前专门写过一篇博客，博客地址链接如下：
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本方案在Xilinx--UltraScale系列FPGA上的应用

本方案在Xilinx--UltraScale系列FPGA上的也有应用，之前专门写过一篇博客，博客地址链接如下：
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本方案在国产紫光同创系列FPGA上的应用

本方案在国产紫光同创系列FPGA上的也有应用，之前专门写过一篇博客，博客地址链接如下：
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3、详细设计方案

设计原理框图

设计原理框图如下：

注意！！！！
注意！！！！
<font color="purple" size="3">紫色箭头：有缓存3G-SDI输出路径
<font color="green" size="3">绿色箭头：有缓存HDMI输出路径

SDI 输入设备

SDI 输入设备可以是SDI相机，代码兼容HD/SD/3G-SDI三种模式；SDI相机相对比较贵，预算有限的朋友可以考虑用HDMI转SDI盒子模拟SDI相机，这种盒子某宝一百块左右；当使用HDMI转SDI盒子时，输入源可以用笔记本电脑，即用笔记本电脑通过HDMI线连接到HDMI转SDI盒子的HDMI输入接口，再用SDI线连接HDMI转SDI盒子的SDI输出接口到FPGA开发板，如下：

Gv8601a 均衡器

Gv8601a芯片实现单端转差分和均衡EQ的功能，这里选用Gv8601a是因为借鉴了了Xilinx官方的方案，当然也可以用其他型号器件。Gv8601a均衡器原理图如下：

GTP 高速收发器-->SDI视频物理层转换

本设计使用Xilinx特有的GTP高速收发器，实现SDI视频物理层数据串并转换和并串转换；
对于SDI视频接收而言，GTP高速收发器起到解串的作用，即将输入的高速串行的差分信号解为并行的数字信号；
对于SDI视频发送而言，GTP高速收发器起到串化的作用，即将输入的并行的数字信号串化为高速串行的差分信号；
GTP高速收发器的使用一般需要例化GTP IP核，通过vivado的UI界面进行配置，但本设计需要对SD-SDI、HD-SDI、3G-SDI视频进行自动识别和自适应处理，所以需要使得GTP具有动态改变线速率的功能，该功能可通过DRP接口配置，也可通过GTP的rate接口配置，所以不能使用vivado的UI界面进行配置，而是直接例化GTP的GTPE2_CHANNEL和GTPE2_COMMON源语直接使用GTP资源；此外，为了动态配置GTP线速率，还需要GTP控制模块，该模块参考了Xilinx的官方设计方案，具有动态监测SDI模式，动态配置DRP等功能；该方案参考了Xilinx官方的设计；GTP 解串与串化模块代码架构如下：

SMPTE SD/HD/3G SDI IP核

SMPTE SD/HD/3G SDI IP核是Xilinx系列FPGA特有的用于SDI视频编解码的IP，该IP配置使用非常简单，vivado的UI界面如下：

SMPTE SD/HD/3G SDI IP核必须与GTP配合才能使用，对于SDI视频接收而言，该IP接收来自于GTP的数据，然后将SDI视频解码为BT1120视频输出，对于SDI视频发送而言，该IP接收来自于用户侧的的BT1120视频数据，然后将BT1120视频编码为SDI视频输出；该方案参考了Xilinx官方的设计；SMPTE SD/HD/3G SDI IP核代码架构如下：

BT1120转RGB

BT1120转RGB模块的作用是将SMPTE SD/HD/3G SDI IP核解码输出的BT1120视频转换为RGB888视频，它由BT1120转CEA861模块、YUV422转YUV444模块、YUV444转RGB888三个模块组成，该方案参考了Xilinx官方的设计；BT1120转RGB模块代码架构如下：

纯Verilog图像缩放模块详解

本设计的图像缩放模块使用纯Verilog方案，功能框图如下：

图像缩放模块由跨时钟FIFO、插值+RAM阵列构成，跨时钟FIFO的目的是解决跨时钟域的问题，比如从低分辨率视频放大到高分辨率视频时，像素时钟必然需要变大，这是就需要异步FIFO了，插值算法和RAM阵列具体负责图像缩放算法层面的实现。
插值算法和RAM阵列以ram和fifo为核心进行数据缓存和插值实现，设计架构如下：

依据上图，图像缩放模块内部核心是例化了4个双口RAM，作用是缓存4行图像，以得到4个临近的像素，以此为基础做线性插值；如果是做图像放大操作，就以这4个临近的像素为基准，以线性插值为算法，在原图像中插入更多的像素点来扩大分辨率；如果是做图像缩小操作，就以这4个临近的像素为基准，以线性插值为算法，在原图像中删除更多的像素点来缩小分辨率；此外，前面描述的工作是实时的、整幅图像全部扫描式的进行，所以需要对RAM的读写操作进行精准控制；

图像缩放模块代码架构如下：模块的例化请参考工程源码的顶层代码；

图像缩放模块FIFO的选择可以调用工程对应的vivado工具自带的FIFO IP核，也可以使用纯verilog实现的FIFO，可通过接口参数选择，图像缩放模块顶层接口如下：

FIFO_TYPE选择原则如下：
1：总体原则，选择"xilinx"好处大于选择"verilog"；
2：当你的FPGA逻辑资源不足时，请选"xilinx"；
3：当你图像缩放的视频分辨率较大时，请选"xilinx"；
4：当你的FPGA没有FIFO IP或者FIFO IP快用完了，请选"verilog"；
5：当你向自学一下异步FIFO时，，请选"verilog"；
6：不同FPGA型号对应的工程FIFO_TYPE参数不一样，但选择原则一样，具体参考代码；

2种插值算法的整合与选择
本设计将常用的双线性插值和邻域插值算法融合为一个代码中，通过输入参数选择某一种算法；
具体选择参数如下：

input  wire i_scaler_type //0-->bilinear;1-->neighbor

通过输入i_scaler_type 的值即可选择；

输入0选择双线性插值算法；
输入1选择邻域插值算法；

代码里的配置如下：

纯Verilog图像缩放模块使用（重点阅读）

图像缩放模块使用非常简单，顶层代码里设置了四个参数，举例如下：

上图是将输入视频分辨率从1280x720缩放为1920x1080；
如果你想将输入视频分辨率从1280x720缩放为640x480；
则只需修改为如下：

再比如你想将输入视频分辨率从1280x720缩放为960x540；
则只需修改为如下：

当然，需要修改的不仅仅这一个地方，FDMA的配置也需要相应修改，详情请参考代码，但我想要证明的是，图像缩放模块使用非常简单，你都不需要知道它内部具体怎么实现的，上手就能用；
<font color="red" size="5">
在本博主这里，想要实现图像缩放，操作就是这么无脑简单，就该两个参数就能搞定貌似高大上的双线性插值图像缩放，这种设计、这种操作、这种工程源码，你还喜欢吗？

图像缓存

图像缓存方案采用纯verilog实现的FDMA图像缓存架构，缓存介质为DDR3；
FDMA图像缓存架构实现的功能是将输入视频缓存到板载DDR3中再读出送后续模块，目的是实现视频同步输出，实现输入视频到输出视频的跨时钟域问题，更好的呈现显示效果；由于调用了Xilinx官方的MIG作为DDR控制器，所以FDMA图像缓存架构就是实现用户数据到MIG的桥接作用；架构如下：

FDMA图像缓存架构由FDMA控制器+FDMA组成；FDMA实际上就是一个AXI4-FULL总线主设备，与MIG对接，MIG配置为AXI4-FULL接口；FDMA控制器实际上就是一个视频读写逻辑，以写视频为例，假设一帧图像的大小为M×N，其中M代表图像宽度，N代表图像高度；FDMA控制器每次写入一行视频数据，即每次向DDR4中写入M个像素，写N次即可完成1帧图像的缓存，读视频与之一样；同时调用两个FIFO实现输入输出视频的跨时钟域处理，使得用户可以AXI4内部代码，以简单地像使用FIFO那样操作AXI总线，从而达到读写DDR的目的，进而实现视频缓存；本设计图像缓存方式为3帧缓存；
图像缓存使用Xilinx vivado的Block Design设计，如下图：

关于FDMA更详细的介绍，请参考我之前的博客，博文链接如下：
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视频读取控制

FDMA图像缓存架构使用VGA时序模块完成视频读取控制，VGA时序模块负责产生VGA时序，他有两个作用，一是控制FDMA控制器从DDR3中读出缓存的视频，二是将同步后的VGA视频送入下一级模块，在HDMI输出方式下VGA时序模块的像素时钟由用户提供；在SDI输出方式下VGA时序模块的像素时钟由SMPTE SD/HD/3G SDI IP核的发送用户时钟提供，在不同的SDI模式下像素时钟不同，比如在3G-SDI模式下像素时钟为148.5M，在HD-SDI的720P@60Hz模式下像素时钟为74.25M；HDMI输出方式下的VGA时序模块代码架构如下：

SDI输出方式下的VGA时序模块代码架构如下：

HDMI输出

在HDMI输出方式下，使用HDMI输出模块将RGB视频编码为HDMI差分信号，HDMI输出模块采用verilog代码手写，可以用于FPGA的HDMI发送应用，代码如下：

关于这个模块，请参考我之前的博客，博客地址：点击直接前往

RGB转BT1120

在SDI输出方式下需要使用该模块；RGB转BT1200模块的作用是将用户侧的RGB视频转换为BT1200视频输出给SMPTE SD/HD/3G SDI IP核；RGB转BT1120模块由RGB888转YUV444模块、YUV444转YUV422模块、SDI视频编码模块、数据嵌入模块组成，该方案参考了Xilinx官方的设计；BT1120转RGB模块代码架构如下：

Gv8500 驱动器

Gv8500芯片实现差分转单端和增强驱动的功能，这里选用Gv8500是因为借鉴了了Xilinx官方的方案，当然也可以用其他型号器件。Gv8500驱动器原理图如下：

SDI转HDMI盒子

在SDI输出方式下需要使用到SDI转HDMI盒子，因为我手里的显示器没有SDI接口，只有HDMI接口，为了显示SDI视频，只能这么做，当然，如果你的显示器有SDI接口，则可直接连接显示，我的SDI转HDMI盒子在某宝购买，不到100块；

工程源码架构

本博客提供4套工程源码，以工程源码2为例，vivado Block Design设计如下，其他工程与之类似，Block Design设计为图像缓存架构的部分：

本博客提供4套工程源码，以工程源码2为例，使工程源码架构如下，其他工程与之类似：

4、vivado工程源码1详解-->Artix7-35T，3G-SDI缩放转HDMI方案

开发板FPGA型号：Xilinx-Artix7-35T--xc7a35tfgg484-2；
开发环境：Vivado2019.1；
输入：3G-SDI相机或HDMI转SDI盒子，分辨率1920x1080@60Hz；
输出：HDMI ，RTL编码，1920x1080@60Hz背景下叠加显示1280x720的有效图像；
SDI视频解串方案：Xilinx--GTP高速收发器；
SDI视频解码方案：Xilinx--SMPTE SD/HD/3G SDI IP核；
图像缩放方案：自研纯Verilog图像缩放；
图像缩放实例：1920x1080缩放到1280x720；
缓存方案：纯verilog实现的FDMA方案，3帧缓存；
缓存介质：DDR3；
工程作用：让读者掌握Xilinx--Artix7低端系列FPGA实现SDI缩放转HDMI的设计能力，以便能够移植和设计自己的项目；
工程Block Design和工程代码架构请参考第3章节的《工程源码架构》小节内容；
工程的资源消耗和功耗如下：

5、vivado工程源码2详解-->Artix7-35T，3G-SDI缩放转HD-SDI方案

开发板FPGA型号：Xilinx-Artix7-35T--xc7a35tfgg484-2；
开发环境：Vivado2019.1；
输入：3G-SDI相机或HDMI转SDI盒子，分辨率1920x1080@60Hz；
输出：HD-SDI ，分辨率1280x720@60Hz；
SDI视频解串方案：Xilinx--GTP高速收发器；
SDI视频解码方案：Xilinx--SMPTE SD/HD/3G SDI IP核；
图像缩放方案：自研纯Verilog图像缩放；
图像缩放实例：1920x1080缩放到1280x720；
缓存方案：纯verilog实现的FDMA方案，3帧缓存；
缓存介质：DDR3；
工程作用：让读者掌握Xilinx--Artix7低端系列FPGA实现SDI缩放转SDI的设计能力，以便能够移植和设计自己的项目；
工程Block Design和工程代码架构请参考第3章节的《工程源码架构》小节内容；
工程的资源消耗和功耗如下：

6、vivado工程源码3详解-->Artix7-100T，3G-SDI缩放转HDMI方案

开发板FPGA型号：Xilinx-Artix7-100T--xc7a100tfgg484-2；
开发环境：Vivado2019.1；
输入：3G-SDI相机或HDMI转SDI盒子，分辨率1920x1080@60Hz；
输出：HDMI ，RTL编码，1920x1080@60Hz背景下叠加显示1280x720的有效图像；
SDI视频解串方案：Xilinx--GTP高速收发器；
SDI视频解码方案：Xilinx--SMPTE SD/HD/3G SDI IP核；
图像缩放方案：自研纯Verilog图像缩放；
图像缩放实例：1920x1080缩放到1280x720；
缓存方案：纯verilog实现的FDMA方案，3帧缓存；
缓存介质：DDR3；
工程作用：让读者掌握Xilinx--Artix7低端系列FPGA实现SDI缩放转HDMI的设计能力，以便能够移植和设计自己的项目；
工程Block Design和工程代码架构请参考第3章节的《工程源码架构》小节内容；
工程的资源消耗和功耗如下：

7、vivado工程源码4详解-->Artix7-100T，3G-SDI缩放转HD-SDI方案

开发板FPGA型号：Xilinx-Artix7-100T--xc7a100tfgg484-2；
开发环境：Vivado2019.1；
输入：3G-SDI相机或HDMI转SDI盒子，分辨率1920x1080@60Hz；
输出：HD-SDI ，分辨率1280x720@60Hz；
SDI视频解串方案：Xilinx--GTP高速收发器；
SDI视频解码方案：Xilinx--SMPTE SD/HD/3G SDI IP核；
图像缩放方案：自研纯Verilog图像缩放；
图像缩放实例：1920x1080缩放到1280x720；
缓存方案：纯verilog实现的FDMA方案，3帧缓存；
缓存介质：DDR3；
工程作用：让读者掌握Xilinx--Artix7低端系列FPGA实现SDI缩放转SDI的设计能力，以便能够移植和设计自己的项目；
工程Block Design和工程代码架构请参考第3章节的《工程源码架构》小节内容；
工程的资源消耗和功耗如下：

8、工程移植说明

vivado版本不一致处理

1：如果你的vivado版本与本工程vivado版本一致，则直接打开工程；
2：如果你的vivado版本低于本工程vivado版本，则需要打开工程后，点击文件-->另存为；但此方法并不保险，最保险的方法是将你的vivado版本升级到本工程vivado的版本或者更高版本；

3：如果你的vivado版本高于本工程vivado版本，解决如下：

打开工程后会发现IP都被锁住了，如下：

此时需要升级IP，操作如下：

FPGA型号不一致处理

如果你的FPGA型号与我的不一致，则需要更改FPGA型号，操作如下：



更改FPGA型号后还需要升级IP，升级IP的方法前面已经讲述了；

其他注意事项

1：由于每个板子的DDR不一定完全一样，所以MIG IP需要根据你自己的原理图进行配置，甚至可以直接删掉我这里原工程的MIG并重新添加IP，重新配置；
2：根据你自己的原理图修改引脚约束，在xdc文件中修改即可；
3：纯FPGA移植到Zynq需要在工程中添加zynq软核；

9、上板调试验证

准备工作

需要准备的器材如下：
FPGA开发板；
SDI摄像头或HDMI转SDI盒子；
SDI转HDMI盒子；
HDMI显示器；
我的开发板了连接如下：

输出视频演示

输出视频演示如下：

[video(video-E6AwC0h2-1766027600771)(type-csdn)(url-https://live.csdn.net/v/embed...)(image-https://i-blog.csdnimg.cn/img...)(title-FPGA-SDI-缩放)]

10、福利：工程代码的获取

福利：工程代码的获取
代码太大，无法邮箱发送，以百度网盘链接方式发送，
通过微信获取资料：微信号 hllsq22

还可以关注我的微信公众号：FPGA教父

还可以关注我的CSDN：9527华安

还可以关注我的知乎：FPFA个人练习生

还可以关注我的B站：ikun-FPFA

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网盘资料如下：

此外，有很多朋友给本博主提了很多意见和建议，希望能丰富服务内容和选项，因为不同朋友的需求不一样，所以本博主还提供以下服务：